SiC MOSFET器件的體二極管是其組成的重要部分，其可靠性對系統設計非常重要，本文通過重點分析一篇典型外文文獻來說明SiC mosfet的體二極管的可靠性機理，這個討論并不針對任何一家廠商的產品，僅僅是做技術上的討論。
圖1 SiC mosfet的體二極管可靠性典型文獻
本篇文章來自于美國Ohio州立大學電氣及計算機工程系，對理解SiC mosfet的體二極管的可靠性機理有很大幫助。
圖2 文章摘要
文章摘要表明，在1700V耐壓的4H-SiC MOSFET的漂移層由于存在堆垛缺陷，會導致內部體二極管的降級，也就是說會導致在導通狀態下有較差的載流性能，而在關斷狀態下具有較高的漏電流。
文章主要分析在商業化的1700V的4H-SiC MOSFET上，體二極管的正向電流應力效應。經過測試，發現一些器件，在經過內部體二極管的正向應力測試后，顯示出明顯的降級。這些測試表明，器件中存在非常多的數量的BPDs（基晶面錯位），這些BPDs或許最初就存在于漂移層，或者他們被制程過程所引入，如常溫離子注入過程等。
為了運行在高結溫和大功率密度的應用上，SiC MOSFET，及JFET和IGBT，晶閘管等，在很大程度上改善了晶體生長技術，器件制成等。即使SiC MOSFET有制成技術的主要進步，單極型和雙極型的SiC 器件，并未完全在高壓大功率中使用，源于體二極管的降級。器件漂移層的BPDs導致堆垛缺陷，這會導致SiC MOSFET體二極管的降級。
內部的體二極管在正向偏置時，電子和空穴對在漂移層重組，這個重組過程提供了激活SF的能量，由于SF的存在，載流子的壽命和移動性會降低。重組導致的SF的影響，在于在體二極管的正向導通應力測試后，主載流子導通電流能力，以及正向阻斷模式下的反向漏電流等方面。這一過程是在2007年基于10kV的SiC MOSFET展示過。
由于堆垛缺陷大小取決于漂移層厚度，那么，由于高壓器件具有更厚的漂移層，所以，體二極管的降級更多的在高壓器件上。BPDs最初來自于襯底，在外延層生長中形成（較厚的外延對應長生長時間及更多的掉落物夾雜），或者在隨后的器件制造中產生。近年來，Stahlbush et al也報告了BPDs可以來自于高劑量鋁離子注入過程產生。
通過以上堆垛缺陷的機理分析，本文的主要目的是基于商業化的1700V的SiC MOSFET上，通過實驗來揭示堆垛缺陷如何影響主載流子導通和反向漏電流的性能。
圖3 實驗所需要的高壓1700V器件
從所需要的器件上看，有平面型的器件，也有溝槽型器件，所有的測試都是基于以上器件。
本文涉及到的測試，主要包括三象限ID-VD特性，一象限ID-VD,ID-VG特性，正向阻斷模式時的正向漏電流特性，均在常溫下進行了測量。封裝器件的I-V曲線測試是使用Keysight B1505A功率器件分析儀。為了實現正向偏置應力在體二極管上，10個器件串聯在一起，體二極管正向偏置，如圖4所示。
圖4 體二極管正向應力實驗電路圖
直流電源電流設置為合適的電流等級。隔離DC/DC變換器和LDO用來給每一個器件以確保穩定的運行期間的VGS電壓。
為了實現體二極管的正向偏置，負偏置電壓應用到drain和source之間，一個-5V的偏置電壓應用到門級去確保完全關斷SiC MOSFET的通道。體二極管正向導通10小時, 跟隨這個初始的應力，所有的測試重復進行。應力測試之后，在電氣測試前，器件允許冷卻到室溫，這個過程重復20小時，和100小時。在體二極管的正向偏置應力期間，器件安裝在散熱片上，采用一個水冷卻器保持MOSFET封裝的case溫度低于50C.
從圖3的各個廠家的器件來說，體二極管的三象限ID-VD曲線在圖5顯示。
圖5 各個廠家的1700V的SiC DMOSFET的體二極管的三象限的ID-VD特性降級，器件E和G的器件應力為5A, D器件應力為3.5A
在器件G中，10個器件中的2個顯示出增加應力時間后的正向電壓的增加。100小時正向偏置應力后，正向電壓的漂移高達9%。當MOSFET通道關斷，體二極管正向偏置時，p-well區域的空穴被注入到了漂移層。電子空穴在漂移層的重組提供了激活SFs的能量。重組引入的SFs導致載流子壽命和移動性的減小。此外，SFs的空間規模取決于漂移層厚度，例如1700V 4H-SiC MOSFET的漂移層厚度大約20微米，生長在4度離軸襯底上（優化外延生長條件，外延生長4度斜切，可以將BPD轉化為TED,即Threading edge dislocations，2004年BPD到TED的轉化率為90%，2004年以來，通過優化生長條件，可以達到99.99%的轉化率，形成優良的低BPD密度的襯底）。這樣的話，SF在上表面的注入長度是大約為20微米/tan 4度=286微米，被測試的D器件在正向應力測試后降級，如圖5上所示。
由于3.5A是D器件的電流額定值，所以，正向電壓在3.5A下測試確認。在正向應力測試前，正向電壓測量值為6V.在引入正向應力測試100小時后，其正向電壓增加到接近9V.D器件的正向電壓漂移量是G器件正向電壓漂移的6倍。
因此，這些結果表明4個原因中的一個或許是導致這樣一個高度降級的結果。首先，器件D或許采用常溫鋁離子注入去形成P+接觸，這會產生很多BPSs。其次，其它制程或許會導致生成BPDs。第三，起始外延層具有很多BPDs。最后，BPDs可以從鋁離子注入區引入，并在退火過程中劃過外延層。
從上面圖示來看，所有廠家的器件顯示出內置的電壓是接近-3V的，門極電壓接近-5V。器件E在正向偏置后，這里沒有體二極管的電流降級。這表明這個器件用足夠低BPD外延層制作，或者說體二極管以某種方式阻止了正向偏置。
圖6 在門級電壓VGS=20V時，各個廠家的1700V的SiC DMOSFET在第一象限的ID-VD曲線。曲線顯示出體二極管電流應力測試前和后的特性，器件E和G是5A,器件D是3.5A.
一象限的ID-VD曲線，在門極電壓20V時，正向應力時間10小時，20小時，100小時的結果如圖6所示。它顯示出那些體二極管降級的器件，其導通電阻有所增加（體現在曲線斜率）。導通電阻增加，這是完全由主要載流子導通主導的，在器件D和G上被觀察到，由于SF不僅僅作為重組陷阱，而且也中斷主要載流子的流動。
器件D顯示出最大量的Rdson增加，大約3.8倍，在100小時的應力測試后，在所有的被測試器件中有源區那里具有最高數目的SF。
圖7 第一象限的ID-VD曲線降級，在漏極電壓為0.1V時，對于從各個廠家的1700V的SiC DMOSFET來說，曲線展示出體二極管電流應力測試前后的狀態，器件E和G為5A,器件D為3.5A
Drain電壓0.1V時的一象限的ID-VD曲線，作為一個正向應力時間的函數，展示在圖7中.
這里展示出門限電壓在體二極管應力測試后沒有改變。再一次的，drain電流在那些具有體二極管降級的器件中降級了，由于SF僅影響漂移層的主要載流子導通。此外，非常清楚的是器件D中，幾乎所有SF被激活了，在20小時后，由于快速的drain電流下降。超過20小時后，僅僅由少量的drain電流改變（體現在斜率上）。
圖8 各個廠家的1700V SiC DMOSFET在門級電壓為0V時，體二極管應力測試前后的室溫下的反向偏置特性狀態，器件E和G為5A體二極管應力為5A,器件D的體二極管應力為3.5A.
常溫下，在正向阻斷模式中的正向漏電流，在應力測試前后的狀態如圖8所示。
隨著增加體二極管的應力，正向漏電流在器件G上逐步增加，進一步的，產生的擊穿電壓的降低，歸因于漏電流的增加。同樣的，有源區中的擊穿，看起來是由重組引入的SF造成。然而器件D和E顯示出，并沒有大的漏電流的改變。器件E的結果是我們所期望的，因為這家廠商或許使用的足夠低的BPD外延層，如II-A中討論的。然而，器件D不顯示出高的漏電流或者減小的阻斷，在應力測試后，即使器件有源區具有很多SFs。因此，或許事實是擊穿發生的邊沿端部區域，那里沒有什么SF。
這些結果對于小于1700V耐壓的SiC mosfet的設計和制成影響也很大。在SiC MOSFET中，一些廠商或許使用大劑量的AL離子注入制成，在室溫下去形成P+接觸。盡管這個過程可以減小器件的成本，但它產生了新的BPDs.如果SiC MOSFET應用，是不包含獨立的續流二極管的高頻開關應用時，內部體二極管將在一部分開關周期中導通。
另外，SiC MOSFET內部并聯肖特基二極管時，是另一種改善的方法，以減小體二極管降級。此外，使用獨立的續流二極管芯片，或者在漂移層阻斷注入少子是一個好方法。
總結：本文調查了在商業化的多家典型著名廠商的1700V的SiC MOSFET中，體二極管降級的效應。在正向應力測試后，已經存在的或者制程引入的BPDs導致的SFs，會導致體二極管明顯的降級。只有一家廠商E，在10片被測器件上，100小時應力后不顯示任何降級。另外兩家的器件顯示出非常大程度的降級。
在主MOSFET中，使用一個外部的肖特基二極管或者內置的肖特基二極管，可以有效阻止SiC MOSFET的體二極管降級。
一般來說，對于小于15微米的外延，材料缺陷水平足以低到商業化1700V或者3300V的SiC MOSFET，隨著外延層厚度的提升，挑戰越來越大，相信行業的發展會讓襯底和外延的生長得以有更多改善。
參考文獻：
1.Body Diode Reliability of Commercial SiC Power MOSFETs，Minseok Kang
2.MOSFET Degration by Basal Plane Dislocation，Bob Stahlbush
