在日前英特爾推出了A14工藝之后，兩大晶圓廠巨頭正式入局這個巔峰之爭。從目前的資料看來，總體而言，他們在架構(gòu)、EUV光刻和晶體管設(shè)計上展開了激烈競爭。

首先看臺積電，據(jù)該公司執(zhí)行副總裁兼聯(lián)席首席運營官Yuh-Jier Mii （米玉杰）博士介紹，當(dāng)前的發(fā)展方向是從FinFET到Nanosheet。除了這些技術(shù)之外，垂直堆疊的NFET和PFET器件（稱為CFET）也可能是實現(xiàn)器件微縮的候選方案。除了CFET之外，溝道材料方面也取得了突破，可以進一步實現(xiàn)尺寸微縮和降低功耗。上圖總結(jié)了這些進展。

米博士報告稱，臺積電一直在積極構(gòu)建硅基CFET器件，以實現(xiàn)更高水平的微縮。臺積電在2023年IEDM上展示了其首款柵極間距為48納米的CFET晶體管。今年在IEDM上，臺積電展示了最小的CFET反相器。下圖展示了該器件在高達1.2V電壓下均衡的性能特征。

他解釋說，此次演示在 CFET 技術(shù)發(fā)展中取得了重要的里程碑，將有助于推動未來的技術(shù)擴展。

Mii博士報告稱，二維溝道材料晶體管的研究也取得了重大進展。臺積電首次展示了類似N2技術(shù)的堆疊納米片架構(gòu)中單層溝道的電性能。此外，他們還開發(fā)了一種采用匹配良好的N溝道和P溝道器件、工作電壓為1V的反相器。下圖總結(jié)了這項工作。

展望未來，臺積電還計劃繼續(xù)開發(fā)新的互連技術(shù)，以提高互連性能。對于銅互連，我們計劃采用新的通孔方案來降低通孔電阻和耦合電容。此外，我們還在開發(fā)一種新的銅阻擋層，以降低銅線電阻。

除了銅之外，目前正在研究具有氣隙的新型金屬材料，以進一步降低電阻和耦合電容。插層石墨烯是另一種前景廣闊的新型金屬材料，未來有望顯著降低互連延遲。下圖總結(jié)了這項工作。

英特爾的Turbo Cell

英特爾將推出的 14A 工藝節(jié)點（計劃于 2027 年進行風(fēng)險生產(chǎn)）的性能指標(biāo)，宣稱其功耗將降低高達 35%。英特爾還展示了其全新的 Turbo Cell 技術(shù)，這是一種可定制的設(shè)計方法，旨在提供最高的 CPU 頻率并提升 GPU 中關(guān)鍵速度路徑的性能。

14A 和 14A-E 節(jié)點是繼 18A 節(jié)點之后的新一代節(jié)點。英特爾表示，14A 節(jié)點的性能功耗比將比 18A 節(jié)點提升 15% 至 20%，這可以通過更高的時鐘速度或在相同性能下降低 25% 至 35% 的功耗來實現(xiàn)，具體取決于芯片自身的調(diào)校。這一改進很大程度上歸功于英特爾全新的直接接觸式背面供電網(wǎng)絡(luò)，該公司將其命名為 PowerDirect。

英特爾還加入了其他新功能來改進節(jié)點，例如更寬的閾值電壓（Vt）范圍，從而實現(xiàn)更廣泛的電壓/頻率曲線。

14A 節(jié)點的晶體管密度也比 18A 節(jié)點提高了 1.3 倍。英特爾還針對 14A 改進了其RibbonFET 晶體管，現(xiàn)在稱為“RibbonFET 2”。英特爾尚未透露新一代 RibbonFET 的細節(jié)，但其總體設(shè)計通過利用完全被柵極包圍的四層堆疊納米片（上圖為 nmos 和 pmos 晶體管的橫截面圖），提高了晶體管密度并實現(xiàn)了更快的晶體管切換速度。

英特爾全新的 Turbo Cells 功能非常出色，但也略顯復(fù)雜。Turbo Cells 用途廣泛，但英特爾特別強調(diào)，它們將用于 CPU 和 GPU 的關(guān)鍵路徑，通常被稱為“加速路徑”。這是有原因的。

處理器內(nèi)的時序路徑是指信號在正常運行期間通過導(dǎo)線和邏輯門傳輸?shù)穆窂健Ｈ欢@些信號的延遲可能會中斷處理器的時鐘時序。關(guān)鍵路徑是指總延遲最長的路徑。

由于處理器基于時鐘信號運行，因此最慢的關(guān)鍵路徑?jīng)Q定了整個芯片的最高頻率極限，從而成為整體性能的瓶頸（不同時鐘域之間存在差異，但總體原則相同）。芯片設(shè)計人員通常會在芯片的這些區(qū)域使用更高速的晶體管，但這會降低晶體管密度并增加功耗，因為速度更快的晶體管泄漏更大，從而消耗更多功率。全新的 Turbo Cells 為芯片架構(gòu)師提供了更精細的工具來緩解關(guān)鍵路徑問題。

英特爾全新的 Turbo Cells 功能非常出色，但也略顯復(fù)雜。Turbo Cells 用途廣泛，但英特爾特別強調(diào)，它們將用于 CPU 和 GPU 的關(guān)鍵路徑，通常被稱為“加速路徑”。這是有原因的。

處理器內(nèi)的時序路徑是指信號在正常運行期間通過導(dǎo)線和邏輯門傳輸?shù)穆窂健Ｈ欢@些信號的延遲可能會中斷處理器的時鐘時序。關(guān)鍵路徑是指總延遲最長的路徑。

由于處理器基于時鐘信號運行，因此最慢的關(guān)鍵路徑?jīng)Q定了整個芯片的最高頻率極限，從而成為整體性能的瓶頸（不同時鐘域之間存在差異，但總體原則相同）。芯片設(shè)計人員通常會在芯片的這些區(qū)域使用更高速的晶體管，但這會降低晶體管密度并增加功耗，因為速度更快的晶體管泄漏更大，從而消耗更多功率。全新的 Turbo Cells 為芯片架構(gòu)師提供了更精細的工具來緩解關(guān)鍵路徑問題。

Turbo Cells 旨在通過增加短庫的晶體管驅(qū)動電流來提高性能，當(dāng)它們用于創(chuàng)建雙高庫（兩個標(biāo)準行的高度）時，同時保持高密度排列以實現(xiàn)最佳面積效率。

上圖展示了四種不同的 nmos 和 pmos 納米帶/納米片（粉色和綠色）排列方式，它們具有不同的寬度和配置，可針對不同場景優(yōu)化驅(qū)動電流。納米帶的寬度可以調(diào)整，也可以單獨合并，形成非常寬的納米帶，以實現(xiàn)最大的驅(qū)動電流輸出。各種選項為設(shè)計人員提供了強大的工具包，可用于定制實現(xiàn)。

英特爾表示，Turbo Cells 最終可用于將速度更快、功耗更低的單元與同一設(shè)計模塊內(nèi)的節(jié)能單元混合，從而為任何給定的用例創(chuàng)建功率、性能和面積 (PPA) 的適當(dāng)平衡。

關(guān)鍵路徑是最終的瓶頸；可以將其視為鏈條中最薄弱的環(huán)節(jié)。英特爾的全新 Turbo Cells 旨在通過加速這些路徑來提升處理器的整體性能，但又不會像解決關(guān)鍵路徑問題那樣做出妥協(xié)。我們得等到 2027 年才能看到其最終效果。

High NA EUV，如何抉擇？

作為下一代制造競爭的核心，何時使用High NA EUV光刻機也是一個關(guān)注點。

在半導(dǎo)體新元素的采用方面，臺積電多年來一直是先驅(qū)，并經(jīng)常引領(lǐng)潮流。但現(xiàn)在，該公司似乎將放棄在其 A14 工藝中使用高數(shù)值孔徑 EUV 光刻設(shè)備，而是采用更傳統(tǒng)的 0.33 數(shù)值孔徑 EUV 技術(shù)。這一消息是在數(shù)值孔徑技術(shù)研討會上透露的，臺積電高級副總裁Kevin Zhangh在會上宣布了這一進展。由此可以肯定地說，英特爾代工廠和幾家 DRAM 制造商現(xiàn)在在“技術(shù)”上比臺積電更具優(yōu)勢。

“臺積電將不會使High NA EUV光刻技術(shù)來對A14芯片進行圖案化，該芯片的生產(chǎn)計劃于2028年開始。從2納米到A14，我們不必使用高NA，但我們可以在處理步驟方面繼續(xù)保持類似的復(fù)雜性。每一代技術(shù)，我們都盡量減少掩模數(shù)量的增加。這對于提供經(jīng)濟高效的解決方案至關(guān)重要。”臺積電的 Kevin Zhang表示。

據(jù)相關(guān)報道，臺積電認為高數(shù)值孔徑 (NA) 對 A14 工藝無關(guān)緊要的主要原因是，使用相關(guān)的光刻工具，這家臺灣巨頭的成本可能會比傳統(tǒng)的 EUV 方法高出 2.5 倍，這最終將使 A14 節(jié)點的生產(chǎn)成本大大提高，這意味著其在消費產(chǎn)品中的應(yīng)用將變得困難。這家臺灣巨頭依賴于芯片設(shè)計和產(chǎn)能，但這并不意味著該公司不會在未來的工藝中采用高數(shù)值孔徑 EUV，因為它計劃將其用于 A14P 節(jié)點。

High NA推高成本的另一個原因是，臺積電的A14芯片單層設(shè)計需要多個光罩，而使用最新的光刻工具只會抬高成本，卻得不到太多好處。相反，通過專注于0.33 NA EUV，臺積電可以使用多重曝光技術(shù)來保持相同的設(shè)計復(fù)雜度，而無需High NA EUV的極高精度，最終降低生產(chǎn)成本。

但臺積電在后來的回應(yīng)中指出：“臺積電會仔細評估諸如新型晶體管結(jié)構(gòu)和新工具等技術(shù)創(chuàng)新，并在將其投入量產(chǎn)之前考量其成熟度、成本以及對客戶的效益。臺積電計劃首先引入高數(shù)值孔徑EUV光刻機用于研發(fā)，以開發(fā)客戶所需的相關(guān)基礎(chǔ)設(shè)施和圖案化解決方案，從而推動創(chuàng)新。”

英特爾在本周的英特爾 Foundry Direct 2025大會上解釋了其High NA EUV 戰(zhàn)略背后的原理。盡管成本效益方面一直存在質(zhì)疑，但英特爾仍堅持在其即將推出的 14A 工藝中使用新的高 NA EUV 芯片制造設(shè)備。不過，英特爾尚未完全承諾在生產(chǎn)中使用這款新設(shè)備，但它在 14A 節(jié)點上有一個使用標(biāo)準Low NA EUV 的替代生產(chǎn)流程作為備用方案。

英特爾已在其俄勒岡州工廠安裝了第二臺高數(shù)值孔徑 EUV 光刻機，該公司表示該技術(shù)進展順利。然而，由于仍在持續(xù)開發(fā)中，這臺價值約 4 億美元的 ASML Twinscan NXE:5000 高數(shù)值孔徑 EUV 光刻機尚未投入生產(chǎn)環(huán)境，因此英特爾不會承擔(dān)任何風(fēng)險。

英特爾代工技術(shù)與制造執(zhí)行副總裁、首席運營官兼總經(jīng)理 Naga Chandrasekaran 博士表示：“首先，英特爾仍然可以選擇在我們的 14A 技術(shù)上采用Low NA 或High NA 解決方案，并且其設(shè)計規(guī)則兼容，不會對客戶產(chǎn)生任何影響，具體取決于我們選擇的路徑。其次，High NA EUV 的性能符合預(yù)期，我們會在合適的時機推出它。”

“我們已經(jīng)掌握了18A和14A的數(shù)據(jù)，這些數(shù)據(jù)顯示了我們基于低凈空比的解決方案和基于高凈空比的解決方案之間的收益率平價。因此，我們將繼續(xù)在技術(shù)方面取得進展，并確保我們擁有合適的選擇，以確保我們交付給客戶的解決方案在我們做出的決策中具有最低的風(fēng)險和最佳的回報，”Naga解釋道。

英特爾將僅在 14A 節(jié)點的少數(shù)幾個層上使用High NA EUV（具體數(shù)量尚不清楚），而其他不同分辨率的機器將用于其他層。這意味著兩臺機器之間的選擇只會影響制造流程的某些部分，但英特爾表示，使用低 NA EUV（詳見下文）機器進行三重圖案化，而不是使用High NA EUV 機器，可以產(chǎn)生相同的結(jié)果。

由于這兩種技術(shù)都兼容設(shè)計規(guī)則，因此無論英特爾對最終制造流程做出何種決定（無論是否采用HighNA EUV），英特爾的客戶都不必改變他們的設(shè)計，這有助于消除客戶對英特爾采用尚未證實的生產(chǎn)技術(shù)的擔(dān)憂。

此外，英特爾聲稱兩種生產(chǎn)流程的良率相同，這意味著即使高數(shù)值孔徑 EUV 開發(fā)遇到障礙，或者英特爾出于經(jīng)濟原因選擇不部署該技術(shù)，也不會對產(chǎn)品上市時間造成嚴重影響。采用多重曝光通常會降低良率，但英特爾聲稱的良率持平，體現(xiàn)了現(xiàn)代多重曝光技術(shù)的進步，尤其是在套刻技術(shù)領(lǐng)域。

關(guān)于高數(shù)值孔徑 EUV 的公眾討論大多集中在成本上。業(yè)內(nèi)人士普遍認為，高數(shù)值孔徑 EUV 的成本效益不如低數(shù)值孔徑 EUV 的多重圖案化技術(shù)，但將機器投入生產(chǎn)仍面臨諸多技術(shù)障礙。大多數(shù)挑戰(zhàn)都集中在實現(xiàn)高數(shù)值孔徑 EUV 所需的一系列互補技術(shù)上，例如光刻膠、光掩模和計算光刻技術(shù)等，這些技術(shù)必須針對新機器進行優(yōu)化。

然而，英特爾率先采用了 ASML 的機器，以在競爭中占據(jù)優(yōu)勢，并且在開發(fā)階段已使用高數(shù)值孔徑光刻技術(shù)生產(chǎn)了 3 萬片晶圓。正如一位代表在活動后期解釋的那樣，由于減少了大約 40 個工藝步驟，英特爾仍然實現(xiàn)了顯著的成本節(jié)約。

最后，我想談?wù)劯邤?shù)值孔徑 EUV。我們?yōu)槭裁匆@么做？原因很簡單，成本更低。中間這張圖顯示的是用單次高數(shù)值孔徑 EUV 生成的圖案，其間距與我們 14A 所需的間距相當(dāng)。右側(cè)顯示的是用傳統(tǒng)方法生成的非常相似的圖案，我們使用了三次 EUV 曝光（三重圖案化），總共經(jīng)過了大約 40 個工藝步驟來生成該圖案。

“所以，總的來說，我們看到了更短、更簡單的流程，這是我們在 14A 中使用高數(shù)值孔徑 (High-NA) 的應(yīng)用類型，與多溝道 0.33 NA EUV（低數(shù)值孔徑）相比，這降低了成本。此外，這提供了減少金屬層數(shù)量并獲得額外性能增強的選項。”

英特爾并未說明其比較是否基于全光罩尺寸的印刷。高數(shù)值孔徑 (High-NA) 機器一次只能印刷半個光罩，需要兩次印刷才能制作出一個光罩大小的處理器，并依靠拼接將兩次印刷合二為一，形成一個完整的單元。相比之下，等于或小于半個光罩尺寸的芯片，使用高數(shù)值孔徑 EUV 機器只需印刷一次即可。相比之下，低數(shù)值孔徑 EUV 機器只需一次印刷即可處理一個全光罩大小的芯片。

英特爾在 10nm 節(jié)點上遭遇了諸多失敗，最終導(dǎo)致其失去了對臺積電的芯片制造領(lǐng)先優(yōu)勢，而英特爾將 10nm 問題歸咎于同時在新的制造技術(shù)和工藝上投入了太多資金。

決定開發(fā)替代的Low NA生產(chǎn)流程是為了防止重復(fù)過去的錯誤，而且英特爾過去也通過開發(fā)替代解決方案來降低其他類型進步的風(fēng)險。

例如，該公司在18A節(jié)點開發(fā)了全新的背面供電系統(tǒng)，這在業(yè)界尚屬首創(chuàng)；同時，該公司還開發(fā)了環(huán)柵晶體管（GAA），這在英特爾歷史上尚屬首創(chuàng)。為了確保有備用方案，該公司對其18A工藝采取了更為穩(wěn)健的去風(fēng)險策略，其中包括開發(fā)一個內(nèi)部試驗的、不帶背面供電的工藝節(jié)點。然而，由于GAA和背面供電的開發(fā)進展順利，英特爾最終推進了18A節(jié)點的完整版本。

英特爾的競爭對手臺積電已確認，不會在其競爭的A14節(jié)點上使用高NA技術(shù)，并且尚未透露何時將新的高NA EUV設(shè)備投入量產(chǎn)。英特爾最初計劃在其18A工藝中使用高NA技術(shù)，該工藝在14A節(jié)點之前推出。英特爾后來改變了這些計劃，稱該工藝節(jié)點的開發(fā)速度出乎意料地快，這意味著設(shè)備無法及時準備就緒。