本文是英特爾公司先進設(shè)計部門的Xiaofei Wang博士在2025年第72屆國際固態(tài)電路會議(ISSCC)SRAM專題會議上發(fā)表的題為《A 0.021μm2  High-Density SRAM in Intel-18A-RibbonFET Technology with PowerVia-Backside Power Delivery》的演講。

ISSCC 2025 SRAM專題聚焦

SRAM在持續(xù)追求更高計算性能的進程中始終發(fā)揮著不可替代的作用。隨著傳統(tǒng)晶體管微縮進程放緩,為實現(xiàn)更高能效計算,亟需通過創(chuàng)新與設(shè)計-工藝協(xié)同優(yōu)化(DTCO)進一步突破SRAM的密度、速度與功能邊界。本專題聚焦四篇SRAM論文及一篇TCAM(三態(tài)內(nèi)容尋址存儲器)論文,這些研究通過架構(gòu)與電路創(chuàng)新,結(jié)合先進工藝技術(shù)(包括FinFET、納米片及背面互連RibbonFET CMOS)中的SRAM存儲單元設(shè)計,共同推進存儲器的密度、速度、功耗與操作極限。

演講摘要

在本論文中,英特爾展示了其采用18A RibbonFET CMOS技術(shù)的SRAM設(shè)計,該設(shè)計運用了PowerVia技術(shù)進行背面供電,使用0.023μm²大電流(HCC)與0.021μm²高密度(HDC)存儲單元。與先前的FinFET技術(shù)相比,全包圍柵(GAA)技術(shù)在34.3 Mb/mm²高密度SRAM設(shè)計中顯示最低工作電壓(VMIN)降低68mV,并支持高達38.1 Mb/mm²的面積密度。

對高性能和高能效計算的加速追求推動了最近在先進工藝技術(shù)中的半導體器件和功率傳輸方案的突破。本文介紹了業(yè)界首個經(jīng)過硅驗證的量產(chǎn) 采用RibbonFET技術(shù)實現(xiàn)的大電流(HCC)和高密度(HDC)6T SRAM,并在外圍電路中采用PowerVia技術(shù)實現(xiàn)了背面供電傳輸。RibbonFET技術(shù)兼具更優(yōu)的每瓦性能與密度提升,同時支持靈活調(diào)節(jié)晶體管有效寬度,以實現(xiàn)SRAM晶體管在功耗、性能及最低工作電壓(VMIN)上的最優(yōu)化設(shè)計。PowerVia技術(shù)[1-3]通過在晶圓背面構(gòu)建低阻金屬層實現(xiàn)供電,有效降低電壓降,并釋放正面互連層的信號布線資源,以實現(xiàn)更有效的外圍電路設(shè)計。與采用FinFET的同類設(shè)計[3、4]相比,本文所提出的RibbonFET SRAM設(shè)計實現(xiàn)了HCC和HDC的0.77 倍和0.88倍存儲單元面積微縮。RibbonFET HCC的測量結(jié)果表明,與之前需要讀寫輔助電路的基于FinFET的設(shè)計相比,在不使用輔助電路的情況下,其90%分位的VMIN得到了改善。與此同時,采用負位線(NBL)寫入輔助技術(shù)的34.3Mb/mm² HDC陣列,其VMIN較前代設(shè)計降低68mV。通過更大規(guī)模的位陣列配置與外圍電路壓縮,HDC SRAM的密度可進一步提升至38.1Mb/mm²。

圖29.2.1(上圖)展示了平面型晶體管、FinFET與RibbonFET的橫截面結(jié)構(gòu)示意圖。RibbonFET晶體管采用水平堆疊的納米帶狀溝道結(jié)構(gòu),其柵極材料從四個方向完全包覆溝道。相較于FinFET(三面包柵)和平面型晶體管(單面包柵),RibbonFET的四面包覆柵極控制結(jié)構(gòu)具有更優(yōu)的每瓦性能與更低的晶體管性能波動。同時,RibbonFET憑借更高的寬度/面積比實現(xiàn)更高密度:特別是對于多鰭晶體管,例如HCC NMOS,水平納米帶替代垂直鰭片可消除鰭片間距限制,從而實現(xiàn)了顯著的面積微縮。如圖 29.2.1(下圖)所示,與基于FinFET的設(shè)計[3,4]相比,本研究實現(xiàn)的SRAM存儲單元面積分別為HCC 0.023μm²與HDC 0.021μm²,面積縮減至0.77倍和0.88倍。

圖29.2.1:平面型晶體管、FinFET與RibbonFET結(jié)構(gòu)對比(上圖)及FinFET與RibbonFET SRAM存儲單元面積對比(下圖)

FinFET晶體管的寬度呈離散化特征,由鰭片數(shù)量決定;而RibbonFET的有效寬度則與納米帶的制造寬度相關(guān),可實現(xiàn)連續(xù)調(diào)節(jié)。在RibbonFET 6T存儲單元中,上拉(PU)、傳輸門(PG)及下拉(PD)晶體管的寬度可任意設(shè)定(類似平面晶體管),而FinFET因離散化限制必須固定器件尺寸比例(例如HCC設(shè)計中PU:PG:PD=1:2:2)。此外,通過納米帶拐折(ribbon jog)技術(shù),相鄰晶體管間的納米帶寬度可進行差異化調(diào)整,從而允許PG與PD晶體管采用不同尺寸[5]。這為優(yōu)化SRAM存儲單元以降低最低工作電壓(VMIN)提供了關(guān)鍵調(diào)控手段——降低PG:PD比例可提升讀取靜態(tài)噪聲容限(SNM),但會惡化寫入容限;如圖29.2.2(下圖)仿真所示,最佳PG:PD比例能實現(xiàn)讀取與寫入路徑間的最低VMIN。RibbonFET技術(shù)使得HDC和HCC存儲單元都可以設(shè)計成具有競爭力的VMIN,無需依賴字線欠壓驅(qū)動( wordline underdrive，WLUD )讀取輔助技術(shù)，進而在字線全壓驅(qū)動下實現(xiàn)更優(yōu)的讀取性能。

圖29.2.2:基于FinFET與RibbonFET的SRAM存儲單元版圖對比(上圖)及RibbonFET非離散化寬度支持在讀取穩(wěn)定性與寫入容限間實現(xiàn)VMIN優(yōu)化(下圖)。

圖29.2.3(上圖)對比展示了傳統(tǒng)正面供電網(wǎng)絡(luò)(FS-PDN)與本研究的背面供電網(wǎng)絡(luò)(BS-PDN)架構(gòu)。FS-PDN方案中,電源與信號均布設(shè)在晶圓正面金屬層;而采用PowerVia的BS-PDN方案則通過背面低阻金屬堆疊供電,同時緩解正面金屬層的布線擁塞與金屬間距限制。在內(nèi)存存儲單元中集成VSS或VCC PowerVias都會導致存儲單元面積顯著增加;為此,與將PowerVia放置在存儲單元陣列內(nèi)部不同,本研究提出將PowerVia布設(shè)于存儲單元陣列邊界的非活躍過渡區(qū)域,并通過正面電源網(wǎng)格向陣列內(nèi)供電,從而規(guī)避上述問題(見圖29.2.3下圖)。

在本研究所提出的供電方案中,最壞情況下的VSS IR壓降出現(xiàn)在存儲陣列中心(即距離PowerVia最遠的位置)。相較于傳統(tǒng)FS-PDN通過通孔在陣列內(nèi)均勻分布VSS的方案,靜態(tài)IR仿真表明,所提出的電源方案的最壞情況電阻比陣列中心的VSS R高49%。然而,由于位線(BL)電阻的有效性降低及字線(WL)延遲較小,中心單元(具有最大VSS R)的讀取延遲僅為角落單元的約95%。位于陣列角落的最壞讀取延遲單元,其VSS R較傳統(tǒng)方案僅增加9%。基于PowerVia設(shè)計的128字線/WL與256位線/BL架構(gòu),仿真結(jié)果表明:當電源網(wǎng)格構(gòu)建至M4金屬層時,最壞情況單元的總體延遲較傳統(tǒng)FS-PDN方案僅劣化約1%(匯總數(shù)據(jù)見圖29.2.3下圖)。

圖29.2.3:正面供電網(wǎng)絡(luò)(FS-PDN)與背面供電網(wǎng)絡(luò)(BS-PDN)架構(gòu)對比示意圖(上圖)及采用陣列外圍集成PowerVia技術(shù)的存儲宏單元供電網(wǎng)絡(luò)(下圖)。

本研究為HDC陣列設(shè)計了負位線(NBL)寫入輔助技術(shù)[6,7],以進一步優(yōu)化其最低工作電壓(VMIN)。如圖29.2.4所示,NBL電路經(jīng)優(yōu)化可高效生成所需負壓電平:寫入操作啟動時,NMOS管N1使NBLVSS與解碼器虛地節(jié)點(DECVSS)電位均衡,同時N0將兩者接地;隨后NBLPULSE信號關(guān)斷N0,通過大耦合電容(NBL Cap)將NBLVSS耦合至負電壓。NBLVSS作為寫入驅(qū)動器與列復用器組合電路(Write DR+Mux)的虛擬接地節(jié)點,選中的列(4選1)位線(BL)或反相位線(BLb)通過NMOS管N3或N4下拉至NBLVSS。非寫入狀態(tài)下,NBLVSS不被驅(qū)動以降低漏電,同時WRENb信號控制的NMOS管N2將DECVSS拉至VSS電平,從而禁用所有列復用器。通過集成寫入驅(qū)動器與列復用器,使NBLVSS僅需單級NMOS晶體管(N3/N4)即可驅(qū)動至BL/BLb。

圖29.2.4:集成式寫入驅(qū)動器與列復用器的NBL設(shè)計架構(gòu),通過減少虛擬NBLVSS節(jié)點至BL/BLb間的NMOS堆疊級數(shù),優(yōu)化NBL電壓傳輸效率。

如圖29.2.5(上圖)所示,NBL耦合電容可利用陣列下方未部署PowerVia的閑置背面金屬走線構(gòu)建。在256b/BL的HDC陣列下,梳狀背面金屬電容可以產(chǎn)生類似于MOS電容所能產(chǎn)生的NBL電壓,其大小為列IO區(qū)域面積的12.8%。除了面積縮減外,背面金屬電容隨陣列尺寸自然地伸縮,使其能夠自動補償具有較長BL的陣列的寫入能力衰減[7]。在存儲單元和列IO區(qū)域上方的正面金屬層(如M4和M5)雖也可用作NBL電容,但它們可能會引起信號擁塞和/或面積開銷,這都取決于宏級信號分配和金屬軌道可用性。圖29.2.5(下圖)展示了不同陣列配置下HDC宏單元的存儲密度:采用512b/BL與272b/WL的HDC宏單元密度達38.1Mb/mm²;而實測采用的2048×64m4 HDC宏單元(256b/BL+136b/WL)密度為34.3Mb/mm²。相較于文獻[4],2048×64m4 HCC宏單元面積縮減至0.74倍,其中外圍電路壓縮(如測試點移除、正面布線松弛、標準單元高度降低及列IO電路優(yōu)化)貢獻3%面積縮減。HCC存儲單元高度與列IO單元高度比為5:4,使得5行列邏輯單元可與4行存儲單元高度切片對齊,進一步節(jié)省面積。

圖29.2.5:陣列下方背面金屬電容構(gòu)建的NBL電容(無額外面積占用,上圖)及不同陣列配置下的HDC宏單元密度(下圖)。

圖29.2.6展示了-10℃下的實測硅片結(jié)果。94.5Mb大電流(HCC)陣列在未采用任何輔助電路的情況下,其90%分位最低工作電壓(VMIN)較基準降低24mV。相較于基于FinFET的設(shè)計[4]——其需同時采用字線欠壓驅(qū)動(WLUD)讀取輔助技術(shù)與瞬態(tài)電壓崩潰(TVC)寫入輔助技術(shù)。僅采用負位線(NBL)寫入輔助技術(shù)時,94.5Mb高密度(HDC)陣列的90%分位最低工作電壓(VMIN)較基于FinFET的設(shè)計[4](需同時使用字線欠壓驅(qū)動WLUD與瞬態(tài)電壓崩潰TVC[8]輔助技術(shù))降低68mV。在95%分位的高要求下,HCC與HDC的VMIN均低于設(shè)計規(guī)格80mV以上,展現(xiàn)出充足的設(shè)計余量。電壓-頻率Shmoo圖測試結(jié)果表明,采用負位線(NBL)寫入輔助技術(shù)的94.5Mb高密度(HDC)陣列(由2048×64m4宏單元構(gòu)成),其最低工作電壓(VMIN)較基準降低超過200mV。

圖29.2.6:實測最低工作電壓(VMIN)分布(上圖)及HDC電壓-頻率測試芯片Shmoo圖(下圖)。

圖29.2.7展示了采用英特爾18A工藝制造的測試芯片晶圓照片，該芯片在業(yè)界首次集成了RibbonFET CMOS、背面供電及PowerVia技術(shù)。其中,94.5Mb HCC與HDC陣列由支持負位線(NBL)寫入輔助技術(shù)的2048×64m4宏單元構(gòu)成。

圖29.2.7:測試芯片晶圓照片,重點標注了94.5Mb HCC與HDC陣列。該芯片采用RibbonFET及PowerVia技術(shù)制造。

參考文獻

[1] W. Hafez et al., “Intel PowerVia Technology: Backside Power Delivery for High Density and High-Performance Computing”, IEEE VLSI, 2023.  

[2] M. Shamanna et al., “E-Core Implementation in Intel 4 with PowerVia (Backside Power) Technology”, IEEE VLSI, 2023.  

[3] D. Kim et al., “A 2048x60m4 SRAM Design in Intel 4 with an Around-the-Array Power-Delivery Scheme Using PowerVia”, ISSCC, pp. 278-280, 2024.  

[4] Y. Kim et al., “Energy-Efficient High Bandwidth 6T SRAM Design on Intel 4 CMOS Technology”, IEEE JSSC, vol. 58, pp. 1087-1093, April 2023.  

[5] T. Song et al., “A 3nm Gate-All-Around SRAM Featuring an Adaptive Dual-BL and an Adaptive Cell-Power Assist Circuit”, ISSCC, pp. 338-339, 2021.  

[6] E. Karl et al., “A 4.6GHz 162Mb SRAM Design in 22nm Tri-Gate CMOS Technology with Integrated Active Vmin Enhanced Assist Circuitry,” ISSCC, pp 230-231, 2012.  

[7] J. Chang et al., “A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High

Density and Low-VMIN Applications”, ISSCC, pp. 238-239, 2020.  

[8] Z. Guo et al., “A 23.6Mb/mm2 SRAM in 10nm FinFET Technology with Pulsed PMOS TVC and Stepped-WL for Low-Voltage Applications”, ISSCC, pp. 196-197, 2018.