在 IEDM 上，人們對即將轉向全柵 (GAA) 晶體管結構進行了大量討論。這種新設備為繼續縮小設備尺寸帶來了許多好處，無論是在單片設備級別還是在多芯片設計中。通往 GAA 的道路并不簡單，需要處理新的材料、工藝和設計考慮因素。臺積電在這方面投入了大量精力。

其中，Geoffrey Yeap 博士于周一在 IEDM 上展示了2nm 平臺技術，該技術采用節能納米片晶體管和互連，并與 3DIC 共同優化，適用于 AI、HPC 和移動 SoC 應用。他是臺積電先進技術研發副總裁。Geoffrey 在臺積電工作了近九年，還曾領導高通、摩托羅拉移動、AMD 和德克薩斯大學超級計算系統中心的先進工作。

正如標題所說，這項工作專注于尖端的 2nm CMOS 平臺技術 (N2)，該技術是為 AI、移動和 HPC 應用中的節能計算而開發和設計的。Geoffrey 解釋說，自 2023 年第一季度生成式 AI 取得突破以來，AI 與 5G 先進移動和 HPC 一起在半導體行業中引發了對一流節能邏輯技術的巨大需求，這項工作滿足了這一需求。

Geoffrey 介紹了最先進的臺積電 N2 技術及其成功過渡到 NS 平臺技術的過程，從 28nm 到 N2，計算能效提升了 140 倍以上，如上面圖表所示。N2 邏輯技術采用節能的全柵極納米片晶體管、中線和后端互連，以及最密集的 SRAM 宏約 38Mb/mm2。N2 提供了比之前的 3nm 節點更佳的節點優勢，速度提升了 15%，功耗降低了 30%，芯片密度提高了 1.15 倍以上。

N2 平臺技術配備了新的銅可擴展 RDL 互連、平面鈍化和 TSV。它與臺積電的 3DFabric技術進行了整體優化，實現了目標 AI/移動/HPC 產品設計的系統集成/擴展。

Geoffrey 報告稱，N2 已成功滿足晶圓級可靠性要求，并通過了 1,000 小時的 HTOL 認證，具有高良率 256Mb HC/HD SRAM 和由 CPU/GPU/SoC 塊組成的邏輯測試芯片（>3B 門）。N2 目前處于風險生產階段。N2 平臺技術計劃于 2025 年下半年實現量產。N2P 是 N2 的 5% 速度增強版，具有完全的 GDS 兼容性，目標是在 2025 年完成認證，并于 2026 年實現量產。

從平臺角度來看，Geoffrey 提供了有關 N2 NanoFlex技術架構的一些細節。系統技術協同優化 (STCO) 與智能縮放功能相結合，而不是蠻力設計規則縮放，后者會大幅增加工藝成本并無意中導致關鍵產量問題。在優化技術以實現目標 PPA 的過程中，進行了廣泛的 STCO 以及主要設計規則（例如柵極、納米片、MoL、Cu RDL、鈍化、TSV）的智能縮放。

他指出，通過與 3DFabric SoIC 3D 堆疊和先進封裝技術 (INFO/CoWoS 變體) 進行協同優化，加速了 AI/移動/HPC 產品設計的系統集成/擴展。N2 NanoFlex 標準單元創新不僅提供納米片寬度調制，還提供多單元架構所期望的設計靈活性。

此功能為 N2 提供了短單元庫，以節省面積和功耗。他解釋說，選擇性使用高單元庫元素可以提高頻率以滿足設計目標。憑借 6 個 Vt 產品，跨越 200mV，N2 提供了前所未有的設計靈活性，可以以最佳邏輯密度滿足各種節能計算應用。下圖說明了這種方法對基于 Arm 的設計的一些好處。

Geoffrey 解釋說，在 0.5V-0.6V 的低 Vdd 范圍內，N2 納米片技術的性能/瓦特比 FinFET 好得多。通過工藝和設備的持續改進，重點放在低 Vdd 性能/瓦特的提升上，從而在 0.5V 操作下將速度提高 20%，待機功耗降低 75%。N2 NanoFlex 與多 Vt 相結合，提供了前所未有的設計靈活性，以最具競爭力的邏輯密度滿足各種節能計算應用的需求。

Geoffrey 詳細介紹了 SRAM、邏輯測試芯片以及認證和可靠性。這是一次令人印象深刻的演示。N2 技術平臺為未來的創新帶來了許多新功能。

以下為題為《2nm Platform Technology featuring Energy-efficient Nanosheet Transistors  and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications》的原文翻譯

摘要

一種先進的 2nm CMOS 平臺技術 (N2) 已開發并設計用于 AI、移動和 HPC 應用中的節能計算。這種業界領先的 N2 邏輯技術具有節能的全柵極納米片晶體管、中線和后端互連以及最密集的 SRAM 宏 ~38Mb/mm2。

N2 提供了比之前的 3nm 節點 更完整的節點優勢，速度提高了 15% 或功耗降低了 30%，芯片密度提高了 1.15 倍以上。N2 平臺技術配備了新的 Cu 可擴展 RDL、平面鈍化和 TSV，與 3DFabricTM 技術一起進行了整體優化，從而實現了 AI/移動/HPC 產品設計的系統集成/擴展。

N2 成功滿足了晶圓級可靠性要求，并通過了 1000 小時 HTOL 鑒定，具有高良率 256Mb HC/HD SRAM 和由 CPU/GPU/SoC 塊組成的邏輯測試芯片（>3B 門）。目前處于風險生產階段，N2 平臺技術計劃于 2025 年下半年量產。N2P 是 N2 的 5% 速度增強版，具有完全的 GDS 兼容性，目標是在 2025 年完成鑒定，并在 2026 年量產。

簡介

先進的 CMOS 技術一直是半導體產品創新的關鍵推動因素。自 2023 年第一季度人工智能取得突破以來，人工智能與 5G 先進移動和 HPC 一起點燃了行業對一流先進節能邏輯技術的無限渴求。

我們業界領先的 2nm 平臺技術 (N2) 就是這樣一種先進的邏輯技術。本文介紹了最先進的 N2 技術成功過渡到 NS 平臺技術的過程，以及從 28nm 到 N2 的 >140 倍節能計算加速，如圖 1 所示。我們還介紹了系統技術協同優化 (STCO) 創新，包括設計規則、標準單元、SRAM 和與 3DFabricTM 的互連協同優化。N2 技術已在我們的開發/質量test vehicle上得到驗證。N2 滿足所有晶圓級可靠性要求，并完成了完整的 1000 小時 HTOL 認證，具有高良率 256Mb HD/HC SRAM 和邏輯測試芯片（>3B 門）。

目前，N2 已進入風險生產階段，有望在 2025 年下半年實現量產。N2P 的速度提高了 5%，并具有完整的 GDS 兼容性，目標是在 2025 年完成認證，并在 2026 年實現量產。

N2 NanoFlex 技術架構

N2 2nm 平臺技術的定義和開發旨在滿足 PPACt（功率、性能、面積、成本和上市時間）。STCO 強調智能縮放功能，而不是蠻力設計規則縮放，后者會大幅增加工藝成本并無意中導致關鍵產量問題。在優化這項 2nm 技術以實現目標 PPA 時，進行了廣泛的 STCO 以及主要設計規則（例如柵極、納米片、MoL、Cu RDL、鈍化、TSV）的智能縮放。這項開發還涉及與 3DFabricTM SoIC 3D 堆疊和先進封裝技術（INFO/CoWoS 變體）的共同優化，從而加速 AI/移動/HPC 產品設計的系統集成/擴展。

N2 NanoFlex標準單元創新不僅提供了納米片寬度調制，還提供了多單元架構所期望的設計靈活性。N2 短單元庫可實現面積和功率效率。選擇性使用高單元庫可提升頻率以滿足設計目標。結合跨越 200mV 的六伏特產品，N2 可提供前所未有的設計靈活性，以最佳邏輯密度滿足各種節能計算應用。N2 以預計的成本和上市時間提供具有吸引力 PPA 值的全節點擴展：速度提升約 15% 或功耗降低約 30%，芯片密度擴展 >1.15 倍（圖 2-3）。

節能納米片晶體管、MoL 和 BEOL 互連

從 16nm 到 7nm（2-fin）節點，使用了多代具有鰭片減少功能的 Si FinFet。高遷移率通道晶體管采用業界首創的零厚度偶極子真多 Vt（7-Vt）、切割金屬柵極和柵極接觸過度激活創新，將 FinFet 架構擴展到 N5 節點。

FinFlex DTCO 與其他關鍵增強功能相結合，在最后一個 FinFet 節點 N3 中成功提取了另一個全節點 PPA 優勢 。N2 平臺技術成功完成了從 FinFet 到節能納米片技術的過渡。圖 4 顯示了優化的標稱柵極長度 NS 晶體管，具有出色的 DIBL 和子閾值擺幅。長柵極長度 NS 晶體管實現接近理想的 60.1mV/dec 擺幅。圖 5 顯示了 N2 N/P FET 的 6 個 Vt，范圍從極低 Vt 到標準 Vt，跨度約為 200mV。Si 數據非常接近匹配所有六個 Vt 下的環速度待機功率（speed@standby-power）。

這種多 Vt 功能是通過第三代（自 N5 以來）基于偶極子的多 Vt 集成實現的，該集成包括 n 型和 p 型偶極子。

許多工藝和設備改進不僅側重于通過薄片界面/厚度、結工程、摻雜劑擴散/激活和應力工程來設計晶體管驅動電流，而且側重于降低 Ceff，以實現一流的能效。

所有這些改進使 NS N/P FET 的 I/CV 速度分別提高了 70% 和 110%。N2 納米片技術在 0.5V-0.6V 的低 Vdd 范圍內表現出比 FinFET 更好的性能/瓦特（圖 7）。重點是通過工藝和設備的持續改進來提高低 Vdd Perf/Watt，從而在 0.5V 操作下實現 20% 的速度增益和 75% 的待機功耗降低。N2 NanoFlex 與多 Vt 相結合，提供了前所未有的設計靈活性，可以滿足最具競爭力的邏輯密度下廣泛的節能計算應用。

整體技術能效和性能也嚴重依賴于 MoL、后端和遠后端互連。憑借創新的材料和工藝，無障礙全鎢 MoL 可將 VG Rc 顯著降低 55%。低電阻 MoL 與電容減小功能相結合，可實現總計約 6.2% 的 INV D4 環形振蕩器速度增益（圖 8）。

采用新穎的 1P1E EUV 圖案化優化的 M1 可將標準單元電容減少近 10%，并節省多個 EUV 掩模。在最緊密的 193i 1P1E 工作室金屬/通孔層上可以看到 My RC 和 Vy Rc 的大幅減少（圖 12）。總之，N2 MoL 和 BEOL RC 減少了 ~>20%，對節能計算做出了重大貢獻。

與 3DFabric 技術的無縫集成

這項 2nm 平臺技術包括具有平面鈍化（flat passivation）和 TSV 的新 Cu RDL，與 3DIC 共同進行整體優化，從而實現 AI/移動/HPC 產品設計的系統集成/擴展（圖 11-12）。我們注重優化后端/遠后端的材料和工藝，以實現全局翹曲和局部平面性，從而與 3D 堆疊實現穩健集成。N2 還優化了 pTSV/sTSV（用于電源/信號），使其具有 F2F/F2B 堆疊的 CD/間距/密度，SoIC 鍵間距從 9µm/6µm 縮小到 4.5µm。

SRAM、邏輯測試芯片和質量/可靠性

對于高級節點，SRAM 位單元縮放已成為一項挑戰。借助 N2 NanoFlex 和改進的開關電流，采用 DTCO 來最大化 #bitcell/bitline、位線加載和 SRAM 外圍設備布局效率，從而實現最密集的 2nm SRAM 宏密度~38Mbmm2（圖 13）。

N2 HC/HD 下拉 Nfet 的 Vt-sigma 優于 FinFet，導致 HC Vmin 降低 ~20mV，HD Vmin 降低 30~35mV（圖 14）。圖 15 中的 HD 256Mb SRAM shmoo 圖說明了完全讀取和寫入至 ~0.4V。憑借創新的阱設計和結隔離，N2 的邏輯和 SRAM 閂鎖觸發電壓均優于 FinFet（圖 15）。

N2 中更高的 Vtrig 可提高邏輯密度，并可更有效地進行 DVS 產品質量篩選。N2 測試芯片展示了健康的 CPU/GPU 功能，并通過了圖 16 所示的 GPU Vmin 功率規格。N2 256Mb HC/HDSRAM 始終表現出健康的缺陷密度，平均/峰值良率 >80% / >90%（無維修）。

圖 20 顯示 256Mb SRAM 通過了 1000 小時 HTOL 認證，裕度約為 110mV。通過最小化瞬態電壓下降，可提供額外的 HPC 功能，例如超高性能 MiM (SHP-MiM)，電容密度約為 200fF/mm²，以實現更高的 Fmax。高速 SerDes 測試芯片還演示了功能齊全的 14Gb/s LPDDR6 和 10Gb/s HBM3E 接口。