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嘉峪檢測網 2024-11-03 11:43
《半導體器件的失效機理和模型》將針對硅基半導體器件常見的失效機理展開研究。這些失效機理大致按照從硅到封裝器件的半導體生產工藝流程進行了分類:前段制程(FEoL)、后段制程(BEoL)和封裝/界面失效機理。
注:失效機理研究只包括那些業界相對成熟,同時還包括這些失效機理的模型研究現狀。內容主要來源為國內外文獻的翻譯整理,供大家學習參考。
各階段常見的典型失效機理
前段制程(FEoL)常見的失效機理
1)與時間相關的電介質擊穿(TDDB)-- 柵極氧化物
2)熱載流子注入(HCI)
3)負偏壓溫度不穩定性(NBTI)
4)表面反轉(移動離子)
5)浮柵非易失性存儲器數據保持
6)局部電荷捕獲非易失性存儲器數據保持
7)相變(PCM)非易失性存儲器數據保持
后段制程(BEoL)常見的失效機理
1)與時間相關的電介質擊穿(TDDB)-- low k材質電介質/移動銅離子
2)鋁電遷移(Al EM)
3)銅電遷移(Cu EM)
4)鋁和銅腐蝕
5)鋁應力遷移(Al SM)
6)銅應力遷移(Cu SM)
封裝/界面常見的失效機理
1)因溫度循環和熱沖擊導致的疲勞失效
2)因溫度循環和熱沖擊導致的界面失效
3)因高溫導致的金屬間化合物和氧化失效
4)錫須
5)離子遷移動力學(PCB)--組件清潔度
本文對銅電遷移(Cu EM)模型進行研究
就像鋁(Al)的情況一樣,在銅(Cu)線中,載流電子與銅(Cu)離子之間的動量交換會導致銅離子沿電子電流的方向漂移這種漂移會產生與電流密度成正比的應力梯度,其可能是拉伸的也可能是壓縮的。
在足夠長的金屬導體中和電流密度足夠高的情況下,負發散位點的拉伸應力會導致其形成空洞,隨著空洞的增長而導致故障;正發散位點的壓縮應力會導致其形成擠出物或小丘,導致鈍化層開裂或由于擠出的銅而使相鄰導體短路。
對于銅制程,電流密度指數n約為1.1。目前尚不清楚該指數為何不完全等于1,可能是由于銅中存在非金屬雜質。在某些結構中,n的值可能大于1.1但小于2。數值較高的原因也不明確,但不是因為焦耳熱。
同鋁線,銅線在高電流密度測試條件下,需要考慮發熱(焦耳熱)產生的溫度梯度,未考慮到的自熱可能會產生明顯大于2的電流密度指數,從高電流密度到低電流密度的失效時間數據外推必須考慮到這一點。另外,由于金屬走線和過孔中銅晶界的密度、位置和電流傳輸路徑的差異,金屬走線和過孔的電遷移動力學不同。
注:與鋁一樣,具有簡單鍵合焊盤連接的單層金屬走線電遷移測試結構比過孔供電測試結構的壽命長得多,因此簡單鍵合焊盤連接的單層金屬走線電遷移測試結構會產生過于樂觀的壽命預測。此外,這種結構在實際中很少存在,過孔端接的測試結構更能代表產品設計。
過孔端接測試結構(Via-terminated test structures)壽命分布會受到電子流方向、過孔數量和布局的影響,設計師需要考慮電阻和飽和效應。過孔端接測試結構必須精心設計,以避免電阻飽和和水庫效應,這會產生具有誤導性的t50和σ值。
失效時間(TTF)的模型公式如下:
在這個模型中,J必須遠大于Jcrit才能從測試條件外推到正常使用條件。J是平均電流密度。
根據布萊奇關系公式:Lb×Jcrit=常數,布萊奇長度和臨界電流密度相關,銅金屬導體的常數在3000A/cm左右。例:對于20mA/μm²量級的應力電流密度,測試結構的長度通常在200~400μm之間。
必須強調的是,足夠長的金屬導體定義必須是該線的長度大大超過所施加電流密度下的布萊奇長度。如果線的長度不超過布萊奇長度的數倍,那么從測試中可以得到較大的表觀n值。
失效判據是電阻百分比增加(常用的是ΔR/R×100%=20%)。銅的電阻與時間R(t)曲線的表現與鋁的不同。鋁顯示出一個較短的不活躍期(電阻無變化),主要是由于潛伏期,隨后電阻隨時間線性增加;而銅顯示出一個較長的初始不活躍期,隨后電阻迅速躍升,然后電阻隨時間線性增加。
銅電遷移的過孔/線路測試結構1.1<n<2,激活能Eaa=0.85~0.95eV。
Cu EM壽命預估示例:
目標:
計算加速條件下和正常使用條件下的加速因子(AF)。
假設條件:
被測樣品:具有大晶粒尺寸的長Cu金屬導線
1)正常使用條件為:50°C芯片溫度和2.0×105A/cm²的電流密度
2)加速條件為:80°C芯片溫度和2.5×105A/cm²的電流密度
3)表觀活化能Eaa:0.9eV
4)J>>Jcrit,n=1.1
AF計算公式:
AF=(Juse/Jaccel)–n*exp[(Eaa/k)(1/Tuse–1/Taccel)]
假設條件代入計算:
AF=(2.0/2.5)–1.1*exp[(0.9eV/8.62x10–5eV/K)(1/(273+50)K–1/(273+80)K)]=1.28*15.6=20
結論:從電流密度高、溫度高的加速測試環境轉移到電流密度低、溫度低的正常使用環境,TTF(故障時間)值將增加約20倍。電流密度使故障加速約1.3倍,而溫度使故障加速約16倍。
相關文獻:
1)E.T. Ogawa, et al., “Electromigration Reliability Issues in Dual-Damascene Cu Interconnections,” IEEE Transactions on Reliability, Vol. 51, Issue 4, 2002, pp. 403-419.
2)K.N. Tu, “Recent advances on electromigration in very-large-scale-integration of interconnects,” Journal of Applied Physics, Vol. 94, Issue 9, 2003, pp. 5451-5473.
3)A.H. Fischer, O. Aubel, J.Gill, T.C.Lee, B.Li, C.Christiansen, F.Chen, M.Angyal, T.Bolom, E.Kaltalioglu "Reliability Challenges in Copper Metallizations arising with the PVD Resputter Liner Engineering for 65 nm and beyond," IEEE International Reliability Physics Symposium Proceeding,s 2007, pp. 511-515
4)B. Li, T.D. Sullivan, and T.C. Lee, “Line Depletion Electromigration Characterization of Cu Interconnects,” IEEE Transactions on Device and Materials Reliability, Vol. 4, Issue 1, 2004, pp. 80-85
5)B. Li, et al., “Impact of Via-line Contace on Cu Interconnect Electromigration Performance,” IEEE International Reliability Physics Symposium Proceedings, 2005, pp. 24-30.
6)J.R. Black, “Electromigration Failure Modes in Aluminum Metallization for Semiconductor Devices,” Proceedings of the IEEE, Vol. 57, Issue 9, 1969, pp. 1587-1594.
7)J.J. Clement, “Reliability analysis for encapsulated interconnect lines under dc and pulsed dc current using a continuum electromigration transport model,” Journal of Applied Physics, Vol. 82, Issue 12, 1997, pp. 5991-6000.
8)R.G. Filippi, et al., “Electromigration Results with Large Sample Size for Dual Damascene Structures in a Copper/CVD Low-k Dilelectric Technology,” IEEE International Interconnect Technology Conference Proceedings, 2006, pp. 98-100.
來源:Top Gun實驗室