1. 所有的高頻信號線必須鄰近參考平面；
2. 避免時鐘信號諧波重疊，給每個時鐘信號制訂出諧波表；
3.時鐘信號的環(huán)路要盡可能小；
4. 如可能的話，要使用多層PCB，要設(shè)置專門的電源和地線層；
5. 給器件的放置位置和放置方向足夠的考慮；
6. 使信號層與參考層的間距盡可能小(小于10密爾)；
7. 高于20MHz的PCB應(yīng)當有兩個以上的地線面；
8. 當電源面和地線面相臨近的情形，要使電源面的邊緣向內(nèi)縮進20倍的兩個層面間距大小；
9. 如有可能，將時鐘信號線布線埋在電源和地線層中間層上；
10. 在電源和地線面上不要開槽；
11. 如果電源或地線要分割的話，走線不要跨越縫隙地帶；
12. 在時鐘線的驅(qū)動端加30到70歐姆的電阻負載以平緩信號的上升/下降時沿；
13. 將時鐘信號和高速電路放置在遠離I/O的區(qū)域；
14. 給DIP封裝的器件配置至少兩個等值的去耦電容，給QFP封裝的器件配置至少4個等值的去耦電容。對高頻的/高功率的/噪聲敏感的IC器件要配置多個去耦電容；
15. 對于高于50MHz的PCB，可以適當考慮使用埋電容的方法來實現(xiàn)去耦；
16. 通過端接匹配技術(shù)實現(xiàn)阻抗控制布線；
17. 在阻抗控制布線的PCB上，除非兩個走線層的參考層相同，否則不要對走線進行換層；
18. 在非阻抗控制的PCB上，當時鐘信號線布線換層時，要在換層的過孔處放置過孔或電容，以實現(xiàn)高頻電流回路的連續(xù)；
19. 所有的走線當線長大于或等于信號上升沿/下降沿(以ns計算)時，必須給這根走線加串聯(lián)匹配電阻(通常是33歐姆)；
20. 對所有的線長大于或等于信號上升沿/下降沿(以ns計算)的網(wǎng)線進行仿真分析；
21. 在I/O區(qū)域連接邏輯地到機殼(要用非常低阻抗的連接)地；
22. 在時鐘和晶體振蕩器的地方將地線和機殼地連接起來；
23. 根據(jù)設(shè)計需要往往要額外另外增加到機殼地的連接；
24. 子板(有高頻，噪聲器件，或外接電纜)與主板或機殼的連接必須仔細處理(不要只是依賴連接器件上的地線引腳)；
25. 對所有的I/O線提供共模濾波器，將所有的I/O線在PCB上指定的I/O區(qū)捆綁在一起；
26. 用在I/O濾波器的并聯(lián)電容、旁路電容必須有非常低的接機殼地阻抗；
27. 在直流電源線(共模和差模)上使用電源輸入濾波器；
28. 許多產(chǎn)品是塑料(殼子)封裝的，這需要增加額外的金屬參考地；
29. 如哪里有需要可考慮使用板級器件屏蔽；
30. 將所有的散熱器接地；
31. 能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方；
32. 可用串一個電阻的辦法，降低控制電路上下沿跳變速率；
33. 盡量為繼電器等提供某種形式的阻尼；
34. 使用滿足系統(tǒng)要求的最低頻率時鐘；
35. 時鐘產(chǎn)生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地；
36. 用地線將時鐘區(qū)圈起來，時鐘線盡量短；
37. I/O驅(qū)動電路盡量靠近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區(qū) 來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射；
38. MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空；
39. 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端；
40. 印制板盡量使用45折線而不用90折線布線以減小高頻信號對外的發(fā)射與耦合；
41. 印制板按頻率和電流開關(guān)特性分區(qū)，噪聲元件與非噪聲元件要距離再遠一些；
42. 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經(jīng)濟是能承受的話用多層板以減小 電源，地的容生電感；
43. 時鐘、總線、片選信號要遠離I/O線和接插件；
44. 模擬電壓輸入線、參考電壓端要盡量遠離數(shù)字電路信號線，特別是時鐘；
45. 對A/D類器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉；
46. 時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜；
47. 元件引腳盡量短，去耦電容引腳盡量短；
48. 關(guān)鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直；
49. 對噪聲敏感的線不要與大電流，高速開關(guān)線平行；
50. 任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。
